半導(dǎo)體測(cè)試是什么？

傳統(tǒng)意義的半導(dǎo)體測(cè)試指基于ATE機(jī)臺(tái)的產(chǎn)品測(cè)試，分為wafer level的CP測(cè)試(chip probing）或FE測(cè)試（FrontEnd test）和封裝之后的FT測(cè)試（final test）或BE測(cè)試（backend test）。當(dāng)然隨著WLCSP (wafer level chip scale package)封裝的推廣，越來(lái)越多產(chǎn)品只需要CP測(cè)試后就可以切割分片供貨了。

傳統(tǒng)的半導(dǎo)體測(cè)試是高度依賴DFT設(shè)計(jì)，完備的DFT設(shè)計(jì)可以提供高故障覆蓋率的測(cè)試激勵(lì)，保證半導(dǎo)體測(cè)試可以用最小的時(shí)間成本篩選出有故障的芯片。但是隨著芯片軟硬件復(fù)雜度的提高，許多問(wèn)題無(wú)法或很難抽象出相應(yīng)的故障模型，因此SLT(system level test)也被多數(shù)公司采用，放在FT測(cè)試之后整個(gè)FT測(cè)試的故障覆蓋率，保證DPM（defects per million ）滿足客戶需求。

為什么半導(dǎo)體測(cè)試是必須的？

芯片在設(shè)計(jì)階段有完備的驗(yàn)證流程，仿真驗(yàn)證、UVM、形式驗(yàn)證以及基于FPGA的SLE（system level emulation）等等驗(yàn)證手段可以保證100%設(shè)計(jì)功能正確性。一般來(lái)說(shuō)芯片可以流片，芯片的netlist是通過(guò)驗(yàn)證的所有測(cè)試用例，完美實(shí)現(xiàn)設(shè)計(jì)需求的。 因此很多人會(huì)奇怪為什么每一個(gè)芯片都需要費(fèi)時(shí)費(fèi)力的經(jīng)過(guò)嚴(yán)格的半導(dǎo)體測(cè)試，才能提供給客戶呢？

以wafer的工藝流程為例，從mask set到真正的wafer，需要經(jīng)過(guò)很多復(fù)雜的加工步驟。每個(gè)加工步驟可以抽象成 zi=Fi(xi,yi) 。 xi 是輸入， yi 是該加工的process variant， zi是輸出。因?yàn)槊總€(gè)加工步驟 yi的存在，最終得到的wafer上的芯片會(huì)一定概率的存在故障點(diǎn)，或者某些門以及走線的某些參數(shù)嚴(yán)重偏離設(shè)計(jì)要求，這些都會(huì)導(dǎo)致芯片功能問(wèn)題。

以成熟的28nm工藝為例，總體yield在93%左右（wafer的yield一般在93%左右而封裝后的yield一般在99%）。一個(gè)復(fù)雜電子產(chǎn)品比如手機(jī)需要集成很多芯片在一個(gè)基板上，整個(gè)系統(tǒng)的DPM是每個(gè)芯片的DPM乘積，因此每個(gè)芯片的DPM 需要控制在500以下以保證集成商可以低成本的生產(chǎn)出合格可靠的電子產(chǎn)品。為了達(dá)到DPM的目標(biāo)，半導(dǎo)體測(cè)試是保證芯片出廠品質(zhì)所不能缺少的一步。而隨著半導(dǎo)體工藝的不斷下探1nm，量產(chǎn)工藝的總體yield也下降到80%左右，更多的產(chǎn)品生產(chǎn)故障率進(jìn)一步要求更完備的半導(dǎo)體測(cè)試，否則低故障覆蓋率的測(cè)試會(huì)導(dǎo)致大量customer return，影響產(chǎn)品的量產(chǎn)上市時(shí)間。

半導(dǎo)體測(cè)試的數(shù)據(jù)結(jié)果也用于工藝監(jiān)控和優(yōu)化以及產(chǎn)品設(shè)計(jì)優(yōu)化中。比如scan/mbist測(cè)試一般會(huì)將故障的具體信息存儲(chǔ)在數(shù)據(jù)庫(kù)，大量產(chǎn)品測(cè)試的這些故障信息會(huì)反標(biāo)到wafer具體die上，甚至反標(biāo)到layout的X/Y坐標(biāo)上，如果有明顯的defect signature出現(xiàn)，工藝和設(shè)計(jì)就需要檢查是否有什么原因造成這種通用問(wèn)題， 是否有可以改進(jìn)的地方。

半導(dǎo)體測(cè)試也用stress加速老化測(cè)試，減少或者避免burn-in。burn-in一般需要125C/24h，目的是根據(jù)澡盆曲線，將早期失效的DUT通過(guò)stress篩選出來(lái)。因?yàn)閎urn-in的時(shí)間一般很長(zhǎng)，多數(shù)產(chǎn)品在ATE測(cè)試中加入超高電壓短時(shí)stress測(cè)試可以加速老化，用最短的stress時(shí)間快速篩選出早期失效的DUT。

芯片根據(jù)應(yīng)用領(lǐng)域不同，Jedec（Home | JEDEC）會(huì)有不同的qualification的要求，一般qualification包括ESD/latchup，HTOL，TC，ELFR，HTS，THB等等。無(wú)論哪種qualification，在stress之前要使用完備的ATE測(cè)試程序篩選出完好的芯片，在stress之后需要使用相同的程序做readout，判斷芯片是否經(jīng)過(guò)stress后損壞。因此對(duì)于qualification而言ATE測(cè)試也是不可或缺的，需要在項(xiàng)目中和測(cè)試工程師合作制定可行的計(jì)劃。

半導(dǎo)體測(cè)試流程

芯片根據(jù)應(yīng)用領(lǐng)域，溫度和可靠性要求的不同，需要定義不同的test insertion。比如汽車電子的產(chǎn)品測(cè)試流程如下共有5個(gè)test insertion，如此多的test insertion是因?yàn)槠囯娮拥腄PM要求zero defect，必須在不同溫度下多次測(cè)試最大限度地篩選新品。

而一般用于消費(fèi)類比如手機(jī)通訊的芯片，因?yàn)椴簧婕吧凸舶踩?，DPM要求一般在500附近，因此測(cè)試的流程也盡可能的簡(jiǎn)化去降低測(cè)試成本。如下圖所示，根據(jù)工藝在不同溫度對(duì)logic/sram的影響，決定wafer和device的測(cè)試溫度。

因?yàn)樵黾右粋€(gè)test insertion，測(cè)試成本就會(huì)顯著增加，產(chǎn)品利潤(rùn)就會(huì)降低。因此半導(dǎo)體測(cè)試的一個(gè)重要工作是研究如何用盡量少的test insertion達(dá)到同樣的DPM目標(biāo)。以上圖為例，在項(xiàng)目的早期定下目標(biāo)是“量產(chǎn)程序需要去除device test@cold，burn-in以及SLT”，在早期測(cè)試程序開發(fā)過(guò)程中，就需要研究嘗試如何在保留的test insertion中增加更多的測(cè)試（比如scan/mbist/IO stress測(cè)試，更嚴(yán)格的pass/fail limit等等），以達(dá)到篩選出同樣有問(wèn)題的芯片。

如何定義不同test insertion的測(cè)試內(nèi)容呢？ 概括而言是需要測(cè)試工程師根據(jù)故障概率，測(cè)試時(shí)間和測(cè)試條件的綜合評(píng)估而定。

wafer test使用探針卡+probe實(shí)現(xiàn)芯片與ATE機(jī)臺(tái)的電氣連接，一般而言探針卡的接觸電阻以及感性阻值較大，盡量避免測(cè)試頻率高的測(cè)試（限制在50M~100M以內(nèi)），而將重點(diǎn)放在scan/mbist等故障率比較高的測(cè)試上，保證90%以上的defect可以在wafer level篩出而不浪費(fèi)assembly和FT測(cè)試的cost。

FT測(cè)試一般在早期需要實(shí)現(xiàn)所有的測(cè)試以保證測(cè)試覆蓋率。除了篩選defect之外，一般FT測(cè)試還需trim一些analog模塊比如bandgap，reference current，reference resistance等等，以及其他一些需要將結(jié)果寫到fuse內(nèi)的測(cè)試。

SLT一般使用類似系統(tǒng)應(yīng)用板搭建的mini-system執(zhí)行系統(tǒng)應(yīng)用軟件，篩選出無(wú)法用DFT的故障模型表征的defect，或者是ATE機(jī)臺(tái)受限的一些和性能相關(guān)的功能測(cè)試。但是因?yàn)镾LT測(cè)試不容易提供工藝和設(shè)計(jì)改進(jìn)需要的具體數(shù)據(jù)，一般需要在量產(chǎn)過(guò)程中提高ATE測(cè)試的故障覆蓋率以及有效性，最大限度地減少進(jìn)入SLT測(cè)試的defect device的數(shù)量，最終目標(biāo)是去除SLT測(cè)試。